Here is a list of all variables with links to the classes they belong to:

- b -

• b : circt::hw::PortConverterImpl, Equivalence::ModuleData, esi_advanced.Join, esi_advanced.Merge, esi_test.JoinAddFunc, loopback.ArgStruct, loopback.OddStruct, serialization_probes.PackStruct, test_codegen.OddStruct, test_codegen.StructArgs
• backedge_owner : Python.support.OpOperand
• backedges : Python.support.NamedValueOpView
• backend : esi::CliParser
• backendRegistry : esi::registry::internal::BackendRegistry
• base : circt::ImportVerilog::VirtualInterfaceMemberAccess, esi::services::MMIO::RegionDescriptor
• baseClk : circt::firrtl::GatedClockConversion::ClockPairPlan, circt::firrtl::GatedClockConversion::InstanceDrive, circt::firrtl::GatedClockConversion::RootRewrite, circt::firrtl::GatedClockConversion::WirePairPlan
• baseClks : circt::firrtl::GatedClockConversion
• baseIdx : circt::firrtl::GatedClockConversion::InstanceDrive, circt::firrtl::GatedClockConversion::PortPairPlan
• bb : circt::ValueMapper
• begin : circt::ExportVerilog::OpLocMap::LocationRange
• beginInfo : circt::pretty::Token
• bestCut : circt::synth::CutSet
• binary : circt::python::PyFileAccumulator
• binaryFormat : circt::aiger::ExportAIGEROptions
• bindFiles : LowerLayersPass
• bit_width : esiaccel.types.UIntType
• bitID : circt::llhd::deseq::ValueField
• bitIndex : esi::BitVector
• bitPos : circt::synth::Object
• bits : circt::llhd::deseq::TruthTable
• bitVector : esi::BitVector::bit_iterator
• bitWidth : circt::llhd::deseq::ValueField, esi::BitVector, esi::WireInfo
• bitwidth : circt::arc::runtime::FmtDescriptor::IntFmt
• blackBoxRootPath : circt::firtool::FirtoolOptions
• block : circt::sv::CaseInfo
• blockArgGroups : circt::calyx::ComponentLoweringStateInterface
• blockArgRegs : circt::calyx::ComponentLoweringStateInterface
• blockArgsToEraseIfUnused : circt::UnusedOpPruner
• blockEntryControlMap : circt::handshake::HandshakeLowering
• blockScheduleables : circt::calyx::SchedulerInterface< T >
• body : circt::hw::PortConversion, circt::hw::PortConverterImpl, fsm.MachineOp
• bodySym : circt::ImportVerilog::FlattenedIfacePort
• borrowedDelays : circt::synth::MatchResult
• bound : circt::scftocalyx::ForScheduleable
• boundPort : esi::cosim::RpcServer::Impl, RpcServer::Impl
• breakBlock : circt::ImportVerilog::LoopFrame
• breakInfo : circt::pretty::Token
• breaks : circt::pretty::PrettyPrinter::PrintEntry, circt::pretty::Token::BeginInfo
• bufferId : circt::lsp::VerilogIndex
• bufferizeArrays : circt::ArcToLLVMOptions
• bufferNameIdentifier : circt::firrtl::FIRLexer
• bufferOffset : esi::ChannelPort::TranslationInfo::CopyOp
• bufferQueue : circt::arc::runtime::impl::TraceEncoder
• bufferQueueCv : circt::arc::runtime::impl::TraceEncoder
• bufferQueueMutex : circt::arc::runtime::impl::TraceEncoder
• bufferSize : esi::ChannelPort::ConnectOptions
• builder : circt::BackedgeBuilder, circt::firrtl::HierPathCache, circt::firrtl::TieOffCache, circt::ImportVerilog::Context
• buildMode : circt::firtool::FirtoolOptions
• bulkCountWidth : esi::WindowType::Field
• bundleEngineMap : esi::BundleEngineMap
• bval : TVpiVecval
• bytes : esi::WireInfo