Here is a list of all variables with links to the classes they belong to:

- f -

• failIfNotFound : circt::esi::ServiceGeneratorDispatcher
• field : circt::om::evaluator::PathValue
• fieldID : circt::hw::InnerSymTarget
• fieldIDs : circt::firrtl::detail::BundleTypeStorage, circt::firrtl::detail::ClassTypeStorage, circt::firrtl::detail::OpenBundleTypeStorage
• fieldIdx : circt::firrtl::AnnoPathValue
• fieldName : esi::ChannelPort::TranslationInfo::ListFieldInfo
• fields : circt::om::evaluator::ObjectValue, esi::StructType, esi::WindowType::Frame, esiaccel.types.StructType, llvm::yaml::MappingContextTraits< sv::InterfaceOp, Context >::Interface
• FIFO : esi.ChannelSignaling
• file : circt::TestCase
• fileLists : circt::ExportVerilog::SharedEmitterState
• fileMapping : circt::ExportVerilog::SharedEmitterState
• filepath : circt::TestCase
• filePathMap : circt::lsp::VerilogDocument
• files : circt::ExportVerilog::SharedEmitterState, circt::lsp::VerilogServer::Impl
• finalFnSym : circt::arc::ModelInfo
• finalized : circt::om::evaluator::EvaluatorValue
• firLoc : FIRParser::LocWithInfo
• firstChangeTime : circt::lsp::PendingChanges
• firstUse : circt::igraph::InstanceGraphNode
• fixupEICGWrapper : circt::firtool::FirtoolOptions
• fixUpEmptyModules : circt::LoweringOptions
• flow : circt::firrtl::FieldSource::PathNode
• forOp : circt::scftocalyx::ForScheduleable
• foundMatch : circt::firrtl::FIRRTLTypeSwitch< T, void >
• fpga : circt::esi::Platform
• fragmentMapping : circt::ExportVerilog::SharedEmitterState
• frameOffset : esi::ChannelPort::TranslationInfo::CopyOp
• frames : esi::ChannelPort::TranslationInfo, esi::WindowType
• fromInputPortToEndPoint : LocalVisitor
• fromOutputPortToStartPoint : LocalVisitor
• fStream : circt::ExportVerilog::OpLocMap
• fullyEvaluated : circt::om::evaluator::EvaluatorValue
• fun : PartialLowerRegion
• funcMap : circt::SMTGlobalsHandler
• funcOpResultMapping : circt::calyx::ComponentLoweringStateInterface
• functionMapping : circt::calyx::FuncOpPartialLoweringPattern
• functions : circt::ImportVerilog::Context